Debido a un problema en la versión 22.3 del software Intel® Quartus® Prime Pro Edition, los archivos .sdc generados para la Intel® FPGA Hard IP Ethernet F-tile restringen incorrectamente los puertos o_clk_rec_div y o_clk_rec_div64 . Estas restricciones inadecuadas pueden dar lugar a fallos funcionales al utilizar esta propiedad intelectual (PI).
La frecuencia adecuada para o_clk_rec_div64 (indicada como rx_clkout en los informes de sincronización) es 161,1328125 MHz para diseños de 10G y 40G y 40G y 402,83203125 MHz o 415,0390625 MHz para otras velocidades.
La frecuencia adecuada para o_clk_rec_div (mostrada como rx_clkout2 en los informes de sincronización) es de 156,25 MHz para diseños de 10G, 312,5 MHz para diseños de 40G y 390,625 MHz para otras velocidades.
Para evitar este problema, es posible reemplazar las restricciones de nivel IP definiendo nuevas restricciones de período de reloj en el archivo de restricciones de diseño de sinopsis (SDC) del proyecto de nivel superior.
En el ejemplo siguiente, los relojes * rx_pld_pcs_clk_ref y *rx_user_clk_ref se invalidan para que las frecuencias rx_clkout y rx_clkout2 se obtengan de forma limpia.
Estos relojes son los relojes maestros para rx_clkout y rx_clkout2.
- establecer clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23]
- create_clock -add -period 2.095 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23 $clk_target
- establecer clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23]
- create_clock -add -period 2.226 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23 $clk_target
Este problema se solucionó a partir de la versión 22.4 del software Intel® Quartus® Prime Pro Edition.