¿Por qué mi ejemplo de diseño de instancias múltiples para el Intel® FPGA Hard IP F-tile Ethernet no logra el enlace de forma intermitente?

Debido a un problema en la versión 22.3 del software Intel® Quartus® Prime Pro Edition, la lógica de restablecimiento para el ejemplo de diseño de instancias múltiples para el Intel® FPGA Hard IP Ethernet F-tile está implementada incorrectamente. Esto conduce a fallas intermitentes del enlace al comenzar el ejemplo de diseño. Este problema existe para todos los ejemplos de diseño de instancias múltiples, independientemente de la variante de IP.

Para evitar este problema, realice los pasos siguientes:

1. Navegue hasta el directorio <nombre de ejemplo de diseño>/hardware_test_design/ .
2. Abra el archivo eth_f_hw.v. Este es el nivel superior del ejemplo de diseño.
3. Cambie la línea siguiente:

DE:

asignar rst_n[i] = arst;

PARA:

asignar rst_n[i] = source_rst_n;

4. Compile el ejemplo de diseño.

Este problema se solucionó a partir de la versión 22.4 del software Intel® Quartus® Prime Pro Edition.