ID del artículo: 000092408 Tipo de contenido: Resolución de problemas Última revisión: 28/02/2023

¿Por qué Intel Agilex® FPGA de SoC 7 no puede acceder al espacio DDR cuando HPS EMIF está habilitado con un convertidor de media velocidad (HRC) de velocidad activa y trimestral?

Entorno

  • Intel® Quartus® Prime Pro Edition

    • u-boot-socfpga

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema con u-boot-spl(u-boot-socfpga-v2022.01) para Intel Agilex® FPGA de SoC 7, es posible que no pueda acceder a todo el espacio DDR de HPS cuando HPS EMIF está habilitado con convertidor de media velocidad (HRC) con tasa de encendido y trimestre.  Por ejemplo, si HPS EMIF es una configuración de 2 GB, HPS solo puede acceder a la primera mitad de 2 GB, y la segunda mitad de 2 GB es solo un alias para la primera mitad.

     

    Resolución

    Para solucionar este problema, debe cambiar el código fuente en u-boot-socfpga/drivers/ddr/altera/sdram_agilex.c(81)

       update_value |= (hmc_readl(plat, CTRLCFG3) &0x4);

    Para

    update_value |= 0x4;

     

     

    Más información

    Este problema está programado para ser reparado en un lanzamiento futuro de u-boot-spl.

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™ 7

    Descargo de responsabilidad

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