¿Por qué el ejemplo de diseño de IP FPGA de PHY directo PMA/FEC de F-Tile falla en la generación lógica para dispositivos Agilex™ 7 FPGA?

Debido a un problema en la versión 22.1 del software Quartus® Prime Pro Edition, la PI de FPGA PMA/FEC F-Tile para dispositivos Agilex™ 7 FPGA fallará durante el proceso de compilación cuando habilite doble ancho con ancho PMA 16. Los siguientes mensajes de error aparecerán durante la etapa de generación lógica:

• Error (21843): conflicto 0
• Error (21843): Regla: gdr_wrapper::topology_mapping_mux_rule @
• Error (21842): No se puede generar lógica de compatibilidad porque los componentes IP utilizados en el diseño tienen configuraciones conflictivas
• Error(21843): as.sw_topology != UX16E400GPTP_XX_DISABLED_XX_DISABLED || gdr.z1577a.topology == UX16E400GPTP_XX_DISABLED_XX_DISABLED
• Error(21843): Regla:gdr_virtual_channel::topo_and_stream_down_to_maib_adapter_tx_and_rx_fifo_mode_and_width_rules@ gdr
• Error(21843): gdr.z1577a.topology !=UX16E400GPTP_XX_DISABLED_XX_DISABLED ||gdr.z1577a.u_e400g_top.e400g_stream15_tx_es == FALSO ||gdr.z1577a.u_e400g_top.e400g_stream15_sys_clk_src !=E400G_STREAM15_SYS_CLK_SRC_XCVR ||
  gdr.z1577a.u_e400g_top.e400g_stream15_tx_aib_if_fifo_mode !=E400G_STREAM15_TX_AIB_IF_FIFO_MODE_REGISTER ||gdr.z1577a.u_e400g_top.e400g_stream15_tx_excvr_if_fifo_mode !=E400G_STREAM15_TX_EXCVR_IF_FIFO_MODE_PHASECOMP ||
  gdr.z1577a.u_e400g_top.e400g_stream15_tx_primary_use !=E400G_STREAM15_TX_PRIMARY_USE_DIRECT_BUNDLE ||gdr.z1577a.u_e400g_top.e400g_stream15_tx_xcvr_width inside {E400G_STREAM15_TX_XCVR_WIDTH_10,E400G_STREAM15_TX_XCVR_WIDTH_20,E400G_STREAM15_TX_XCVR_WIDTH_32}
• Error (21843): as.sw_topology == UX16E400GPTP_XX_DISABLED_XX_DISABLED
• Error(21843): user.bb_f_ehip_tx[0] ->MAC_LOOPBACK. PCSMAC.fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx
• Error(21843): is_used == TRUE Error(21843): ubicación == E400G_25G_15
• Error(21843): sys_clk_src== SYS_CLK_SRC_XCVR
• Error(21843): tx_aib_if_fifo_mode == TX_AIB_IF_FIFO_MODE_REGISTER
• Error(21843): tx_primary_use == TX_PRIMARY_USE_DIRECT_BUNDLE
• Error(21843): tx_xcvr_width == TX_XCVR_WIDTH_16

Este problema se produce porque la IP de FPGA PMA/FEC F-Tile no admite ancho PMA = 16 cuando está en modo de doble ancho.

Para evitar este problema, no genere el IP de FPGA PMA/FEC F-Tile con ancho PMA = 16 cuando está en modo de doble ancho.

Para obtener más información sobre las configuraciones compatibles, consulte la Guía del usuario de PI de PHY directo de PMA y FEC de F-Tile.