ID del artículo: 000092261 Tipo de contenido: Resolución de problemas Última revisión: 16/08/2023

¿Por qué hay una infracción de ancho de pulso mínimo cuando se utiliza un Intel® Stratix® dedicado de 10 o Intel Agilex® 7 FPGA dispositivos REFCLK_GXB pin para marcar la refclk de un IOPLL?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • IOPLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en el software Intel® Quartus® Prime Pro Edition, es posible que vea una infracción de ancho de pulso mínimo en su pin refclk pll cuando utilice un pin de REFCLK_GXB dedicado para sincronizar el refclk de un IOPLL.

    El objetivo de la infracción del ancho de pulso mínimo normalmente será <nombre del pin refclk>~inputFITTER_INSERTED_FITTER_INSERTED~fpll_c0_div

    Resolución

    Para evitar el error, agregue la siguiente restricción del archivo de restricciones de diseño de Synopsys* (.sdc):

    disable_min_pulse_width [get_cells <nombre del pin refclk>~inputFITTER_INSERTED_FITTER_INSERTED]

    Productos relacionados

    Este artículo se aplica a 2 productos

    FPGA de SoC y FPGA Intel® Stratix® 10
    FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™

    Descargo de responsabilidad

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