Podría recibir este mensaje de error al compilar el diseño que conecta las interfaces de memoria externa Intel® Stratix® 10 FPGA IP para bloquear la RAM directamente mediante el uso del software Intel® Quartus® Prime Pro Edition.
Puede evitar este error al agregar una o más etapas de canalización entre las interfaces de memoria externa Intel® Stratix® 10 FPGA IP y la RAM de bloque.