¿Por qué la PHY Ethernet Multi-tasa 1G/2,5G/5G/10G Intel® Stratix® 10 FPGA IP no cumple con el diagrama de estado de grupo de códigos de transmisión PCS escrito en la cláusula 36 de IEEE 802.3 al enviar /I2/ conjunto ordenado?

Debido a un problema en la PHY Ethernet Multi-tasa 1G/2.5G/5G/10G Intel® Stratix® 10 FPGA IP, es posible que vea la disparidad de ejecución incorrecta /I2/ Ordered Set in 1GbE mode.

De acuerdo con la cláusula 36 de IEEE 802.3, el conjunto ordenado /I2/ debe ser /K28.5-/D16.2+/ durante la duración de inactividad.

Sin embargo, la PI de FPGA Ethernet de velocidad múltiple de 1G/2,5G/5G/10G Intel® Stratix® puede generar una disparidad de funcionamiento invertida de /I2/ Conjunto ordenado que es /K28.5+/D16.2-/.

Hay una revisión disponible para solucionar este problema para la versión 21.2 del software Intel® Quartus® Prime Pro Edition.

Descargue e instale el parche 0.45 desde los siguientes enlaces:

• Patch Intel® Quartus® Prime Pro Edition Software versión 21.2 Patch 0.45 para Windows (.exe)
• Patch Intel® Quartus® Prime Pro Edition Software versión 21.2 Parche 0.45 para Linux (.run)
• Léame del software Intel® Quartus® Prime Pro Edition versión 21.2 parche 0.45 (.txt)

Este problema se solucionó a partir de la versión 22.3 del software Intel® Quartus® Prime Pro Edition.