ID del artículo: 000091740 Tipo de contenido: Mensajes de error Última revisión: 16/08/2023

¿Por qué falla la compilación de Intel® Quartus® Prime Pro durante la etapa de análisis y síntesis cuando no se selecciona ningún kit de desarrollo en el ejemplo de diseño F-tile SDI II Intel® FPGA IP con AXIS-VVP Full habilitado?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Interfaces
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en la versión 22.2 del software Intel® Quartus® Prime Pro Edition, aparece el siguiente mensaje de error durante Intel® Quartus® compilación de Prime Pro al generar el diseño de ejemplo de Intel® FPGA IP F-tile SDI II con AXIS-VVP Full activado y no se selecciona ningún kit de desarrollo:

    • Error(20521): La refclk de entrada de IOPLL axi4s_clk_iopll_inst|axi4s_clk_iopll|tennm_pll está controlada por una fuente ilegal: un pin virtual. La fuente de un refclk IOPLL debe ser otro IOPLL o un pin de entrada de refclk dedicado
    Resolución

    Para evitar este problema, al seleccionar Sin kit de desarrollo en F-tile SDI II Intel® FPGA IP Ejemplo de diseño con AXIS-VVP Full habilitado, la línea de comentarios <set_instance_assignment -name VIRTUAL_PIN ON -to clk_3a_gpio_p_2> en la configuración del archivo de configuración de Intel® Quartus® (QSF) y vuelva a compilar el diseño.

    Está previsto que este problema se solucione en una versión futura del software Intel® Quartus® Prime Pro Edition.

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™

    El contenido de esta página es una combinación de la traducción humana y automática del contenido original en inglés. Este contenido se ofrece únicamente para su comodidad como información general y no debe considerarse completa o precisa. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.