Debido a un problema en la versión 22.2 del software Intel® Quartus® Prime Pro Edition, es posible Intel® FPGA IP que la PI hard de E-Tile para Ethernet generó un ejemplo de diseño con QSYS seleccionado como modo de entorno de diseño puede no compilarse y simular con el siguiente mensaje de error. Es posible que vea un error en el hardware para el ejemplo de diseño del modo QSYS que se puede compilar correctamente. Los mensajes de error varían según la configuración de IP.
Ejemplo de mensaje de advertencia y error de compilación de Intel® Quartus® Prime Pro:
- Error (13458): Error de asignación continua HDL de Verilog en alt_ehipc3_hw.v(423): el objeto "o_sl_tx_ready_1" en el lado izquierdo de la asignación debe tener un tipo de red
- Error(129001): Puerto de entrada REFCLK en el átomo "iopll_sclk_todsync_inst|altera_iopll_0|stratix10_altera_iopll_i|s10_iopll.fourteennm_pll", que es una primitiva fourteennm_iopll, no está conectado ni configurado legalmente
- Advertencia (16788): "i_clk_ref_0" neto no tiene controlador en alt_ehipc3_hw.v(260)
- Advertencia (16788): Net "i_sl_clk_tx_0" no tiene controlador en alt_ehipc3_hw.v(272)
Ejemplo de mensaje de error de simulación:
- Error (suprimible): ./basic_avl_tb_top.sv(175): (vopt-2912) No se encuentra el puerto 'i_clk_ref' en el módulo 'ex_25G' (1ª conexión)
- Error (suprimible): ./basic_avl_tb_top.sv(196): (vopt-2912) No se encuentra el puerto 'i_sl_clk_tx' en el módulo 'ex_25G' (3ª conexión)
Para evitar este problema en el software Intel® Quartus® Prime Pro Edition v22.2, genere el ejemplo de diseño en el modo NATIVE Design Environment.
Este problema se corrigió en la versión 22.3 Intel® Quartus® Prime Pro Edition Software.