ID del artículo: 000091063 Tipo de contenido: Mensajes de error Última revisión: 15/06/2022

Error (13452): Error de creación de instancias del módulo HDL de Verilog: el módulo "altera_emif_arch_nd_bufs" no tiene un parámetro denominado "PORT_MEM_CK_BIDIR_WIDTH"

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Interfaces de memoria externa FPGA IP Intel® Stratix® 10
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en la versión 22.1 del software Intel® Quartus® Prime Pro Edition, es posible que aparezca este error después de actualizar el núcleo de PI de 10 FPGA de las interfaces de memoria externa Intel® Stratix® de una versión anterior del software Intel® Quartus® Prime Pro Edition.

    El error se produce cuando un diseño contiene más de una instancia de las interfaces de memoria externa Intel® Stratix® 10 FPGA núcleo IP y no todos se han actualizado a la misma versión del software Intel® Quartus® Prime Pro Edition.

    Resolución

    Para solucionar este problema, actualice todas las instancias de las interfaces de memoria externa Intel® Stratix® núcleo de IP de 10 FPGA a la misma versión del software Intel® Quartus® Prime Pro Edition.
    Este problema está programado para ser solucionado en un futuro lanzamiento del software Intel® Quartus® Prime Pro Edition.

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Stratix® 10

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