ID del artículo: 000091063 Tipo de contenido: Mensajes de error Última revisión: 10/06/2025

Error (13452): Instanciación del módulo HDL de Verilog Error: El módulo "altera_emif_arch_nd_bufs" no tiene ningún parámetro denominado "PORT_MEM_CK_BIDIR_WIDTH"

Entorno

    Intel® Quartus® Prime Pro Edition
    Interfaces de memoria externa FPGA IP Intel® Stratix® 10
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema en el software Quartus® Prime Pro Edition v22.1 y versiones anteriores, es posible que vea este error después de actualizar las interfaces de memoria externa Stratix® núcleo IP de FPGA 10 desde una versión anterior del software Quartus® Prime Pro Edition.

El error se produce cuando un diseño contiene más de una instancia de las interfaces de memoria externa Stratix® 10 FPGA núcleo IP y no todas se han actualizado a la misma versión del software Quartus® Prime Pro Edition.

Resolución

Para evitar este problema, actualice todas las instancias de las interfaces de memoria externa Stratix® núcleo IP de 10 FPGA a la misma versión del software Quartus® Prime Pro Edition.

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