Debido a un problema en el software Intel® Quartus® Prime Pro Edition v22.1, cuando se suspende un puerto de entrada de interfaz SystemVerilog HDL, el código HDL generado por la herramienta de diseño de plataformas no declara las señales a las que se les asigna los valores de cancelación.
Por ejemplo, cuando se aplican los siguientes ajustes:
mem_ifc de bus add_sv_interface
Bus set_parameter_property my_interface_parameter SV_INTERFACE_PARAMETER
Bus set_port_property address_in SV_INTERFACE_SIGNAL
set_port_property address_in REScisión true
set_port_property address_in TERMINATION_VALUE 0xFF
La diseñadora de plataformas generará que al código HDL incorrecto le falte la primera línea:
lógica [7:0] address_in;
my_ip my_ip_0 (
Interfaz .bus (my_ip_0_bus) //, ancho = 1, mem_ifc.bus
);
assign my_ip_0_bus.address_in = address_in;
asignar address_in = 10'b0011111111;
Hay un parche disponible para solucionar este problema en el software Intel® Quartus® Prime Pro Edition versión 22.1. Descargue e instale el parche 0.12 desde el enlace correspondiente a continuación
Descargue el parche 0.12 para Windows (.exe)
Descargue el parche 0.12 para Linux (.run)
Descargue readme para el parche 0.12 (.txt)
Este problema se ha solucionado a partir de la Intel® Quartus® versión 22.2 del software Prime Pro Edition.