ID del artículo: 000090686 Tipo de contenido: Fe de erratas Última revisión: 11/01/2023

¿Por qué el ejemplo de diseño de IP de 10 FPGA de Interlaken (2da Generación) Intel® Stratix® 10 no se puede cerrar la sincronización cuando está configurado a 25 Gbps y el modo Desprotegido de Interlaken?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Interlaken (2ª Generación) Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en la versión 22.1 del software Intel® Quartus® Prime Pro Edition y antes, el ejemplo de diseño de IP de Interlaken (2ª generación) Intel® Stratix® 10 FPGA podría fallar el cierre de temporización cuando se configura a 25 Gbps y el modo Desprotegido de Interlaken está habilitado.

    Resolución

    Para solucionar este problema en la Intel® Quartus® Software Prime Pro versión 22.1 y anteriores, inicie el Design Space Explorer II en el Intel® Quartus® Prime Pro Software y realice barridos de semillas.
    Este problema está programado para ser solucionado en un futuro lanzamiento del software Intel® Quartus® Prime Pro Edition.

    Productos relacionados

    Este artículo se aplica a 3 productos

    FPGA de SoC y FPGA Intel® Stratix® 10
    Kit de desarrollo de integridad de señal Intel® Stratix® 10 GX
    Kit de desarrollo de integridad de señal Intel® Stratix® 10 TX

    Descargo de responsabilidad

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