ID del artículo: 000090388 Tipo de contenido: Fe de erratas Última revisión: 29/11/2024

¿Por qué el retraso es inconsistente para la pX_reset_status_n_o la deafirmación de la señal después de un evento pin_perst_n?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    La señal pX_reset_status_n_o de la IP de transmisión de Avalon® P-Tile para PCI* Express incluye una característica acumulativa relacionada con la cantidad de aserciones de pin_perst_n consecutivas.

    Cada evento pin_perst_n consecutivo se pondrá en cola y se ejecutará uno tras otro, lo que afectará el tiempo total que tarda la IP de transmisión de Avalon® P-Tile para PCI* Express en salir del restablecimiento y dejar de afirmar la señal de pX_reset_status_n_o .

    Figura 1. muestra el comportamiento de IP de transmisión de Avalon® P-Tile para PCI Express cuando se emite una sola aserción pin_perst_n desde el host. Figura 2. Muestra la característica acumulativa cuando se emiten varias aserciones pin_perst_n.

    Resolución

    La PI de transmisión de P-Tile Avalon® para PCI* Express no se actualizará para incluir esta información.

    Productos relacionados

    Este artículo se aplica a 2 productos

    FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™ serie F
    FPGA Intel® Stratix® 10 DX

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