Debido a un problema en el software Intel® Quartus® Prime Standard Edition versión 20.1 y posterior, se informa un reloj sin restricciones en el informe de sincronización de comprobación en el analizador de sincronización como se muestra a continuación cuando se utiliza la Intel® FPGA IP de registro de mensajes de error. Este problema se produce en la FPGAs Cyclone® V.
emr_unloader_component|current_state. STATE_CLOCKHIGH; Se determinó que el nodo alimentaba un puerto de reloj, pero se encontró sin una asignación de reloj asociada.
emr_unloader_component|crcblock_atom:emr_atom|generate_crcblock_atom.emr_atom~FF_**; Ningún reloj alimenta el puerto de reloj de este registro.
Para evitar este problema, añada la restricción de create_generated_clock al archivo SDC.
Por ejemplo:
create_generated_clock -name emr_unloader_STATE_CLOCKHIGH -source [get_ports {}] [get_keepers {| EMR_unloader0:inst| EMR_unloader0_emr_unloader2_0:emr_unloader2_0|altera_emr_unloader:emr_unloader_component|current_state. STATE_CLOCKHIGH}]