Cuando se utiliza la interfaz FPGA a HPS en modo CCU, se espera que los maestros de FPGA lea de la caché para obtener el valor más reciente. Sin embargo, podría producirse un problema por el cual FPGA maestros no pueden obtener el valor más reciente.
La coherencia de caché requiere transacciones de varios maestros que tienen el mismo valor AxPROT en la interfaz ACE-lite, que define los permisos de acceso de lectura/escritura.
Cuando HPS se ejecuta en Linux(EL1) o ATF U-Boot(EL2) escribe o lee de HPS SDRAM. Se refiere a transacciones no seguras/de privilegios. FPGA maestros deben utilizar el mismo valor de AxPROT (b'011) para asegurarse de que pueda leer el valor más reciente de la memoria caché.
Cuando HPS se ejecuta en ATF/SPL(EL3) o U-Boot (EL3) no ATF escribe o lee de HPS SDRAM, se refiere a las transacciones seguras/de privilegios. FPGA maestros deben utilizar el mismo valor de AxPROT (b'001) para asegurarse de que pueda leer el valor más reciente de la caché.
Para obtener más información sobre el protocolo ACE-Lite y AxPROT, consulte
https://developer.arm.com/documentation/ihi0022/e/AMBA-AXI3-and-AXI4-Protocol-Specification