ID del artículo: 000090134 Tipo de contenido: Fe de erratas Última revisión: 17/02/2023

¿Por qué el retraso es inconsistente para la desalentación de señal pX_reset_status_n_o después de un evento de pin_perst_n?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    La señal pX_reset_status_n_o de la Intel® FPGA IP R-Tile Avalon® Streaming para PCI Express incluye una característica acumulativa relacionada con la cantidad de pin_perst_n sumas retroactivas.

    Cada evento pin_perst_n posterior se pondrá en cola y se ejecutará uno tras otro, lo que afectará el tiempo total que tarda la Intel® FPGA IP de R-Tile Avalon® Streaming en que PCI Express sale del reinicio y anula la afirmación de la señal de pX_reset_status_n_o.

    En la Figura 1 se muestra la Intel® FPGA IP de transmisión de Avalon® R-Tile para el comportamiento de PCI Express cuando se emite un solo pin_perst_n desatado desde el host. En la Figura 2 se muestra la característica acumulativa cuando se emiten varias pin_perst_n exhibiciones.

     

    Resolución

    Se actualizó la Intel® FPGA IP de transmisión Avalon® R-Tile para PCI Express para incluir esta información a partir de la versión 22.2.

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    Este artículo se aplica a 1 productos

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