ID del artículo: 000089948 Tipo de contenido: Resolución de problemas Última revisión: 20/03/2023

¿Debería conservar los pines transmisores no utilizados de una PLL del canal E-Tile en la Intel® Stratix® 10 o en la FPGAs Intel Agilex® 7 E-Tile?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Transceptor Stratix® 10 E-Tile PHY nativo
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    No, no es necesario conservar los pines transmisores no utilizados de una PLL de canal E-Tile en la Intel® Stratix® 10 o en la FPGAs Intel Agilex® 7 E-Tile.

    Ejemplo: Si su diseño actual implementa un PLL de canal E-Tile en la ubicación 4 que temporiza los canales E-Tile 0-3 en el modo de temporización EMIB externo, no necesita conservar los pines TX del canal 4 si ese canal se utilizaría posteriormente como canal de datos en lugar de como un canal PLL.

     

     

     

    Resolución

    Esta información se agregará a una revisión futura de la Guía del usuario de PHY del transceptor E-Tile.

    Productos relacionados

    Este artículo se aplica a 4 productos

    FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™ 7 serie F
    FPGA Intel® Stratix® 10 DX
    FPGA Intel® Strantix® 10 MX
    FPGA Intel® Strantix® 10 TX

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