No, no es necesario conservar los pines transmisores no utilizados de una PLL de canal E-Tile en la Intel® Stratix® 10 o en la FPGAs Intel Agilex® 7 E-Tile.
Ejemplo: Si su diseño actual implementa un PLL de canal E-Tile en la ubicación 4 que temporiza los canales E-Tile 0-3 en el modo de temporización EMIB externo, no necesita conservar los pines TX del canal 4 si ese canal se utilizaría posteriormente como canal de datos en lugar de como un canal PLL.
Esta información se agregará a una revisión futura de la Guía del usuario de PHY del transceptor E-Tile.