Debido a un problema en el software Intel® Quartus® Prime Pro Edition versión 21.4 y versiones anteriores, el Intel Agilex® FPGA ciclo bloqueado por fase de E/S (PLL) podría fallar o realizarse de forma sububifera en el hardware después de la reconfiguración.
Este problema puede ocurrir cuando se reconfigura . MIF se genera mediante la Herramienta de diseño de plataformas. La configuración para el control de ancho de banda, la bomba de carga y el ripplecap se configuran para Intel® Stratix® 10 devcies en lugar de para Intel Agilex® 7 dispositivos.
Este problema afecta tanto a las PPL del banco de E/S como a las estructuras, pero no afecta a otras familias de dispositivos.
Para solucionar este problema, configure manualmente el control de ancho de banda, la bomba de carga y la configuración de rippecap de acuerdo con la guía del usuario de Intel Agilex® Clocking y PLL.
Este problema está programado para ser solucionado en un futuro lanzamiento del software Intel® Quartus® Prime Pro Edition.