ID del artículo: 000089161 Tipo de contenido: Resolución de problemas Última revisión: 07/01/2023

¿Por qué el Intel® FPGA IP de transmisión Avalon® P-Tile para el registro de configuración DE PCI Express VirtIO devuelve resultados inesperados cuando está habilitada una función física múltiple o SR-IOV?

Entorno

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema en el software Intel® Quartus® Prime Pro Edition versión 21.3 y 21.4, es posible que vea que la escritura o lectura de configuración en P-Tile Avalon® Streaming Intel® FPGA IP para el registro de espacio de configuración PCI Express VirtIO devuelven resultados inesperados cuando se selecciona el siguiente modo de PI físico:

  • Gen4x16, interfaz - Frecuencia de reloj de 512 bits (PLD: 175/200/225/250 MHz)
  • Gen4x8, interfaz: 512 bits (frecuencia de reloj PLD: 175/200/225/250 MHz)
  • Gen4x8, interfaz: 256 bits (frecuencia de reloj PLD: 175/200/225/250 MHz)
Resolución

Este problema se corrigió a partir de la Intel® Quartus® versión 22.1 del software Prime Pro Edition.

Productos relacionados

Este artículo se aplica a 1 productos

FPGA Intel® Stratix® 10 DX

1

Descargo de responsabilidad

1

Todas las publicaciones y el uso de los contenidos de este sitio están sujetos a los Términos de uso de Intel.com.

El contenido de esta página es una combinación de la traducción humana y automática del contenido original en inglés. Este contenido se ofrece únicamente para su comodidad como información general y no debe considerarse completa o precisa. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.