ID del artículo: 000089153 Tipo de contenido: Fe de erratas Última revisión: 13/01/2022

¿Por qué la PI de Ethernet de 25G Intel® Stratix® 10 FPGA con IEEE 1588 y RS-FEC habilitado a veces no logra la precisión de la marca de tiempo de +/-5 ns?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Ethernet FPGA IP Intel® de 25G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en el Intel® Quartus® Software Prime Pro Edition v21.3 y versiones anteriores, es posible que vea que las marcas de tiempo RX se cambian por 4 ciclos de reloj para paquetes con SOP afirmado cerca del marcador de alineación RS-FEC.

    Como resultado, las marcas de tiempo generadas tendrán un error de precisión de aproximadamente 10 ns.

    Este problema se produce cuando se habilitan IEEE 1588 y RS-FEC en 25G Ethernet Intel® Stratix® 10 FPGA propiedad intelectual (IP).

    Resolución

    No hay ninguna solución para este problema en la Intel® Quartus® Prime Pro Edition Software v21.3 y anteriores.

    Este problema se ha solucionado a partir de la versión 21.4 del software Intel® Quartus® Prime Pro Edition.

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Stratix® 10

    Descargo de responsabilidad

    1

    Todas las publicaciones y el uso de los contenidos de este sitio están sujetos a los Términos de uso de Intel.com.

    El contenido de esta página es una combinación de la traducción humana y automática del contenido original en inglés. Este contenido se ofrece únicamente para su comodidad como información general y no debe considerarse completa o precisa. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.