Descripción
El tamaño del archivo bitstream de PR para los dispositivos Intel® Stratix® 10 y Intel Agilex® FPGA depende de la cantidad de sectores de reloj cubiertos por la región de PR. Una mayor cantidad de sectores de reloj cubiertos por la región de PR da lugar a un mayor tamaño de archivo bitstream. Por lo tanto, el tiempo de programación de PR aumentará en consecuencia.
Resolución
Para reducir el tamaño del archivo bitstream de PR, siga estos dos consejos :
- Apunte únicamente a la cantidad necesaria de sectores de reloj para la región de RELACIONEs públicas.
- Al alinear la región de enrutamiento con los sectores de reloj, asegúrese de que la región de enrutamiento sea una entrada de fila/columna LAB desde el borde de los límites del sector de reloj.