¿Por qué mi diseño que contiene el Intel® FPGA IP JESD204C de F-Tile que utiliza Intel Agilex® 7 no puede superar la fase Intel® Quartus® "Generación lógica de compatibilidad"?

Debido a un problema en las versiones 21.3 y 21.4 del software Intel® Quartus® Prime Pro Edition, los diseños que contienen los Intel® FPGA IP F-Tile JESD204C que utilizan Intel Agilex® 7 no superarán la fase de "Generación lógica de compatibilidad" del software Intel® Quartus® Prime Pro Edition.

Este error se presenta cuando 64 no es divisible la velocidad de datos seleccionada.

Para solucionar este problema, elija una velocidad de datos en la PI de JESD204C que sea divisible en 64.

Si esto no es práctico, entonces debe seleccionar una frecuencia de salida PLL del sistema utilizando la siguiente ecuación:
Frecuencia de salida de PLL del sistema = (velocidad de datos/32) * 2

La frecuencia de salida PLL del sistema resultante debe ser menor que o igual a 1 GHz según la especificación PLL del sistema.

Este problema está programado para ser solucionado en un futuro lanzamiento del software Intel® Quartus® Prime Pro Edition.