ID del artículo: 000088803 Tipo de contenido: Información y documentación sobre productos Última revisión: 28/03/2023

¿Por qué los puertos out_refclk_fgt y out_system_pll_clk de los relojes PLL de sistema y de referencia de F-Tile Intel® FPGA IP no pueden alternar al simular las IPs Intel Agilex® 7 F-Tile FPGA PHY?

Entorno

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Los puertosO ut_refclk_fgt y out_system_pll_clk de la referencia F-Tile y los relojes PLL del sistema Intel® FPGA IP no alternarán en la forma de onda de simulación. Sin embargo, Intel Agilex® 7 F-Tile FPGA PHY IPs siguen funcionando en simulación.

    Resolución

    Actualmente no hay ningún plan para solucionar este problema.

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™ 7

    Descargo de responsabilidad

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