ID del artículo: 000088800 Tipo de contenido: Resolución de problemas Última revisión: 31/03/2023

¿Por qué falla la compilación en la etapa de ajustes de los diseños que contienen la Intel® FPGA IP DMA de varios canales para PCI Express?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Los diseños que contienen el Intel® FPGA IP DMA de canal múltiple para PCI Express fallarán en la etapa de ajuste de la compilación si la opción Habilitar interfaz PIPE PHY no está marcada en la ficha Configuración DE MCDMA del editor de parámetros IP.

    Resolución

    Asegúrese de que la opción Habilitar interfaz PIPE PHY esté seleccionada en la ficha Configuración de MCDMA del Intel® FPGA IP de DMA de varios canales para el editor de parámetros PCI Express.

     

    Este problema se resolverá previsiblemente en un futuro lanzamiento del software Intel® Quartus® Prime Pro Edition.

    Productos relacionados

    Este artículo se aplica a 2 productos

    FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™ 7
    FPGA de SoC y FPGA Intel® Stratix® 10

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