ID del artículo: 000088629 Tipo de contenido: Resolución de problemas Última revisión: 23/11/2024

¿Por qué es incorrecto el resultado de la simulación del "demo_cfr" en DSP Builder for FPGAs?

Entorno

    Intel® Quartus® Prime Pro Edition
    Generador de DSP para FPGA Intel®
    DSP Builder for Intel® FPGAs edición Pro IPT-DSPBUILDER
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema con DSP Builder for FPGAs en el software Quartus® Prime Pro Edition v20.4, el archivo de simulink .mdl solo funciona para una combinación específica de dispositivos/speedgrade/objetivos de reloj. Los resultados de la simulación serán erróneos con otras combinaciones.

Resolución

Para evitar este problema, reemplace el antiguo archivo .mdl simulink en demo_cfr con el nuevo archivo demo_cfr.mdl .

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