El Intel® FPGA IP HDMI puede perder momentáneamente el bloqueo de video cuando se utiliza en Intel® Stratix® dispositivos de transceptores 10 L o H-Tile en la Intel® Quartus® Prime Pro Edition Software v21.3 y anteriores si su fuente transmite un patrón de reloj de alta frecuencia cuando no transmite video válido.
El Intel FPGA IP HDMI para dispositivos de transceptores Intel® Stratix® 10 L o H-Tile realiza una alineación de palabras en la Intel FPGA IP HDMI de estructura principal. El transceptor Intel® Stratix® 10 L o H-Tile Native PHY Word Aligner no está diseñado para dispositivos Intel Stratix 10 L o H-Tile. Está configurado con un patrón de alineación de la palabra 0xAAAAA que normalmente no debería estar presente en una secuencia de video. Sin embargo, algunas fuentes de video de terceros pueden transmitir un patrón de reloj cuando no se envía tráfico de video válido.
La acción combinada del transceptor Intel Stratix 10 L o H-Tile Native PHY Word Aligner y el alineador de palabras HDMI de core fabric Intel FPGA IP puede causar una adquisición momentánea, la pérdida y la re adquisición del bloqueo de video en el Intel FPGA IP HDMI cuando la señal recibida pasa de un patrón de reloj a un video válido.
Para solucionar este problema, configure el transceptor Intel® Stratix® L o H-Tile Native PHY IP Word Aligner en el modo Bitsérica y conecte el puerto rx_bitslip a "0" para evitar que se alinea una palabra falsa. Tendrá que editar el código de texto borrado para agregar el rx_bitslip puerto y conectarlo a "0".
Este problema está programado para ser solucionado en una versión futura del software Intel® Quartus® Prime Pro Edition.