Debido a la función de ajuste automático de la frecuencia del Intel® FPGA Download Cable II (anteriormente conocido como cable de descarga USB Blaster II), la frecuencia (TCK) se establece en 24 MHz después de cada ciclo de alimentación, pero el Intel Agilex® DDR4 FPGA las restricciones de diseño de ejemplo ip la frecuencia JTAG (TCK) a 16 MHz causando que la instancia de Fuentes y sondas en el sistema capture datos incorrectos.
Para evitar este problema, establezca JTAG TCK a 16 MHz antes de ejecutar la prueba de diseño del ejemplo de IP Intel Agilex® FPGA DDR4. Una vez que la frecuencia se ha configurado correctamente, puede ignorar de manera segura la siguiente advertencia al compilar su diseño:
Advertencia: El diseño de ejemplo de PI de interfaz de memoria externa está utilizando las restricciones de sincronización JTAG predeterminadas de jtag_example.sdc. Para un comportamiento correcto del hardware, debe revisar las restricciones de temporización y asegurarse de que reflejen con precisión la topología JTAG y la velocidad del reloj.