ID del artículo: 000088120 Tipo de contenido: Compatibilidad Última revisión: 13/12/2021

¿Por qué el ejemplo de diseño de IP de DisplayPort Intel® Stratix® 10 FPGA falla en el entrenamiento de enlace RX a alta velocidad de bits 3 (HBR3)?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • DisplayPort*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en el ejemplo de diseño de IP FPGA de DisplayPort Intel® Stratix® 10 generado con las versiones 20.3y anteriores del software Intel® Quartus® Prime Design, es posible que observe un error en el entrenamiento de enlaces RX en HBR3 y en el enlace entrenando a HBR2.

    Resolución

    Para solucionar este problema de forma transitoria en el software Intel® Quartus® Prime Pro Edition versión 20.3 y anteriores, siga los pasos:

    1. Reemplace . /rtl/rx_phy/rx_phy_top.v con rx_phy_top.v

    2. Reemplace . /rtl/tx_phy/tx_phy_top.v con tx_phy_top.v

    3. Reemplace ./rtl/bitec_reconfig_alt_s10.v con intel_reconfig_alt_s10.v

    Este problema se corrigió en la Intel® Quartus® Software Prime Pro Edition versión 20.4 y posterior.

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    Este artículo se aplica a 6 productos

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