Descripción
Debido a un problema en el software Quartus® Prime Pro Edition v21.3 y versiones posteriores, es posible que los dispositivos con FPGA Agilex™ 7 no se configuren si se aplica una señal de reloj inestable al PLL 0 del sistema o al PLL 2 del sistema durante la configuración del dispositivo.
Resolución
Para evitar este problema, asegúrese de que las señales de reloj de referencia Pll 0 y System PLL 2 utilizadas en el diseño son correctas y estables antes de que comience la configuración del dispositivo.
Este problema está programado para ser solucionado en una versión futura del software Quartus® Prime Pro Edition.