ID del artículo: 000087931 Tipo de contenido: Resolución de problemas Última revisión: 28/11/2023

¿Por qué mi diseño de Intel® FPGA IP F-Tile PMA/FEC Direct PHY no logra fusionar los canales TX Simplex y RX Simplex en el mismo canal físico cuando se detecta una frecuencia de reloj paralela PMA diferente entre el canal TX Simplex y el ca...

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Transceptor PHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en el software Intel® Quartus® Prime Pro Edition v21.3, los canales TX simplex y RX simplex no se pueden combinar en el mismo canal de transceptor físico cuando se detecta una frecuencia de reloj paralela diferente entre el canal TX Simplex y el canal RX simplex.
    La frecuencia de reloj paralelo se deriva como:

    Frecuencia de reloj paralelo = velocidad de datos/ancho PMA

    Habrá un error durante las etapas Support-Logic Generation. El error solo ocurre cuando se utiliza el modo de reloj PMA. El modo de reloj de bucle de bloqueo de fase (PLL) del sistema no se ve afectado por este problema.

    Resolución

    Está previsto que este problema se solucione en una versión futura del software Intel® Quartus® Prime Pro Edition.

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    Este artículo se aplica a 1 productos

    FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™

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