¿Por qué F-Tile AVALON/FEC Direct PHY Intel® FPGA IP generar errores en la generación de la lógica cuando el parámetro de PI "Enable TX FGT PLL fractional Mode" está habilitado para Intel Agilex® FPGAs de la serie I 7 en la Intel® Quartus® ...

Debido a un problema en la versión 21.2 del software Intel® Quartus® Prime Pro Edition, es posible que el Intel® FPGA IP F-Tile AVALON/FEC Direct PHY falle la generación lógica cuando el parámetro de propiedad intelectual (IP) del modo fraccionario Enable TX FGT phase-locked (PLL) esté habilitado para Intel Agilex® FPGAs serie 7 I.

Cuando se activa el parámetro IP del modo fraccionario TX FGT PLL, el software Intel® Quartus® Prime Pro Edition realiza una validación incorrecta utilizando la frecuencia de reloj de referencia del modo entero en lugar de la frecuencia de reloj de referencia del modo fraccional.

Cuando se produce este problema, es posible que vea el siguiente mensaje de error:

Error(22465): La frecuencia de reloj de referencia del puerto IP '|directphy_f_0|tx_pll_refclk_link[0] (148.5000000 MHz) no coincide con la frecuencia de reloj de referencia del puerto IP del reloj del sistema "|systemclk_f_0|out_refclk_fgt_4" (140.0000000 MHz).

Este problema no se ve cuando la frecuencia del reloj de referencia del modo entero es la misma que la frecuencia del reloj de referencia del modo fraccional.

Puede solucionar este problema con las siguientes opciones:

Opción 1:

1. Actualice su diseño al software Intel Quartus Prime Pro Edition versión 21.3 o posterior.
2. Regenera tu Intel® FPGA IP F-Tile INTEL® FPGA IP FEC Direct PHY.

Opción 2:

1. En la versión 21.2 del software Intel® Quartus® Prime Pro Edition, abra el archivo .ip generado de F-Tile Y EN FEC DIRECT PHY Intel® FPGA IP.
2. Cambie el valor fgt_tx_pll_refclk_freq_mhz (reloj de referencia del modo de entero TX FGT PLL) para que coincida con la frecuencia del modo fraccionario requerido.  Un ejemplo que se muestra a continuación cambia a 140 MHz.

766
767 fgt_tx_pll_refclk_freq_mhz
Frecuencia del reloj de referencia del modo de entero FGT PLL 768 TX
769 140.000000
770
771
772 fgt_tx_pll_refclk_freq_itxt
Frecuencia del reloj de referencia del modo fraccionario FGT PLL de 773 TX
774 140.0

Opción 3:

1. Cambie temporalmente la velocidad de datos Intel FPGA IP F-Tile MEZZANINE/FEC Direct PHY para que se pueda elegir la frecuencia de reloj de referencia del modo de entero TX FGT PLL deseado. Por ejemplo, una velocidad de datos de 14 000 Mbps permite una frecuencia de reloj de referencia de 140 MHz en modo de enteros.
2. Cambie el modo TX FGT PLL a fraccionario.
3. Cambie la velocidad de datos a la velocidad de datos deseada, por ejemplo, 11 880 Mbps.
4. Ingrese su frecuencia de reloj de referencia del modo fraccionario FGT PLL deseado de 140 MHz TX.

Este flujo garantiza que las frecuencias de modo fraccionario y de enteros TX FGT PLL generadas por los Intel® FPGA IP F-Tile EN FORMA directa de DE-TILE y FEC Direct PHY sean las mismas.

Este problema se corrigió a partir de la Intel® Quartus® versión 21.4 del software Prime Pro Edition.