Debido a un problema en la versión 20.1 del software Intel® Quartus® Prime Pro Edition, es posible que vea este error interno al conectar el puerto "pll_ref_clk" de interfaces de memoria externa Intel® Stratix® 10 FPGA IP a una fuente de reloj no de soporte, como la fuente de reloj BFM Intel® FPGA IP.
Para evitar este error, utilice directamente el "pll_ref_clk"desde el pindel reloj externo.