ID del artículo: 000087212 Tipo de contenido: Mensajes de error Última revisión: 04/08/2023

Error (15744): ( topología != EHIP_4CH_PTP_FEC ) en Intel® Quartus® Prime Software versión 19.4 y anteriores

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Transceptor Stratix® 10 E-Tile PHY nativo
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un error en la versión 19.4 y anteriores del software Intel® Quartus® Prime, es posible que vea lo siguiente Intel® Quartus® Prime Fitter si instancia dos copias de la Intel FPGA IP Intel E-Tile Hard IP for Ethernet en dispositivos transceptores Intel Stratix® 10 y Intel Agilex® 7 FPGA E-Tile.

    Error (15653): El ajustador no puede encontrar una configuración legal para los siguientes átomos. Actualice cualquier núcleo de PI PHY del transceptor obsoleto, corrija las asignaciones ilegales de pines y recompile su diseño.
    Error(15744): En atom <path>|alt_ehipc3_0|alt_ehipc3_hard_inst|EHIP_CORE.c3_ehip_core_inst'
    Error (15744): La configuración debe coincidir con una o varias de estas condiciones:
    Error(15744): ( topología != EHIP_4CH_PTP_FEC )

    Este error puede mostrarse cuando las dos direcciones IP hard de E-Tile Intel® para Ethernet están configuradas para 100 GbE con PTP y RSFEC habilitados, y están restringidas a bloques PTP adyacentes.

    Por ejemplo:

    • Es posible que dos direcciones IP hard de E-Tile Intel® para Ethernet configuradas para 100 GbE con PTP y RSFEC habilitados, limitadas a utilizar ubicaciones EHIP EHIP_CORE_0 y EHIP_CORE_1 no encajen
    • Es posible que dos direcciones IP hard de E-Tile Intel® para Ethernet configuradas para 100 GbE con PTP y RSFEC habilitados, limitadas a utilizar ubicaciones EHIP EHIP_CORE_2 y EHIP_CORE_3 no se ajusten
    • Dos IP hard E-Tile Intel® para Ethernet configuradas para 100 GbE con PTP y RSFEC habilitados, limitadas para usar ubicaciones EHIP EHIP_CORE_0 y EHIP_CORE_2 pueden caber
    • Dos IP hard E-Tile Intel® para Ethernet configuradas para 100 GbE con PTP y RSFEC habilitados, limitadas para usar ubicaciones EHIP EHIP_CORE_1 y EHIP_CORE_3 pueden caber
    Resolución

    Este problema se corrigió en Intel® Quartus® Prime Software versión 20.1 y posteriores.

    Productos relacionados

    Este artículo se aplica a 2 productos

    FPGA de SoC y FPGA Intel® Stratix® 10
    FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™ 7

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