Debido a un problema en las versiones de software Intel® Quartus® Prime Pro 19.1 y anteriores, un proyecto de sistema de procesadores duros (HPS) Intel Stratix® 10 podría fallar en la configuración del dispositivo. El proyecto puede pasar incorrectamente la compilación con una ubicación de pin no válida del reloj de referencia HPS EMIF IP PLL y el pin RZQ.
En la interfaz Intel® Stratix® 10 HPS EMIF, el reloj de referencia PLL y el pin RZQ deben colocarse en IO Bank 2M con las señales de dirección y comando. FPGA configuración fallará si no se sigue esta restricción de pines.
Este problema se corrigió a partir de la Intel® Quartus® versión 19.2 del software Prime Pro Edition cuando informó de un error durante la compilación si no se siguen los requisitos de ubicación de los pines. Consulte la Guía del usuario de interfaces de memoria externa Intel Stratix 10 FPGA IP para obtener más información acerca de las restricciones de colocación de pines HPS EMIF.
Si tiene un diseño que actualmente está pasando FPGA configuración de dispositivo en una versión anterior a la Intel® Quartus® Software Prime Pro Edition versión 19.2, que falla en la compilación en Intel® Quartus® Software Prime Pro Edition versión 19.2 y posterior, entonces no necesita cambiar el diseño de HPS EMIF, pero necesitará una solución alternativa.
Póngase en contacto con Intel para obtener más información.