ID del artículo: 000086862 Tipo de contenido: Resolución de problemas Última revisión: 08/02/2023

¿Por qué los tiempos de habilitación/desactivación de resultados para un bus son el valor mínimo para todos los bits del bus?

Entorno

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema en la versión 19.1 del software Intel® Quartus® Prime Pro Edition, los tiempos de habilitación/desactivación de salida indican las demoras mínimas en lugar de mostrar el valor máximo de los bits del bus. Este problema se produce cuando se enfoca en Intel® Stratix® 10 dispositivos.

Resolución

Para evitar este problema, expanda los bits del bus de datos agregados e identifique el valor de demora máximo manualmente.

Este problema se corrigió a partir de la Intel® Quartus® versión 19.3 del software Prime Pro Edition.

Productos relacionados

Este artículo se aplica a 1 productos

FPGA de SoC y FPGA Intel® Stratix® 10

1

Descargo de responsabilidad

1

Todas las publicaciones y el uso de los contenidos de este sitio están sujetos a los Términos de uso de Intel.com.

El contenido de esta página es una combinación de traducción humana y automática del contenido original en inglés. Este contenido se proporciona únicamente para su comodidad como información general y no debe considerarse como completo o preciso. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.