Descripción
Debido a un problema en el software Quartus® Prime Standard Edition versión 18.1 y anteriores, es posible que vea este mensaje de error si ejecuta la simulación nativelink en el simulador Modelsim. Esto se debe a que tiene una IP FIFO en su diseño y esta IP no admite la simulación VHDL.
Resolución
Para evitar este problema, cambie el formato de la lista de conexiones de salida de VHDL a HDL Verilog en :
Assignment -> Settings -> Eda Tools Settings-> Simulation -> Formatee for output netlist antes de ejecutar la simulación de enlace nativo.