En Intel® Arria® 10 dispositivos, la calibración fPLL inicial podría fallar cuando la opción "Habilitar alineación de fase" se activa cuando el fPLL está en "modo de núcleo".
El motivo de este comportamiento es que los contadores C de salida de fPLL no se liberan del reinicio tras el encendido al mismo tiempo que el contador M de comentarios. La calibración inicial se realiza después de que se libere el contador de comentarios, pero antes de que los contadores de salida. Por lo tanto, la calibración inicial falla, ya que "Habilitar alineación de fase" utiliza el contador C1 como el contador de comentarios.
Para solucionar esto, necesita volver a calibrar el fPLL. Esto requiere agregar el puerto de reconfiguración al fPLL y, a continuación, realizar lecturas/escrituras en ubicaciones de registro específicas siguiendo los pasos siguientes:
- Modifique el diseño para habilitar la reconfiguración fPLL.
- Cree una lógica en el núcleo que haga lo siguiente:
a) Escriba 0x1 en bit [0] en la dirección 0x126 del fPLL. Esto causa que el fPLL seleccione comentarios internos
b) Escriba 0x1 en bits [1] en la dirección 0x100 del fPLL y, a continuación, 0x01 para abordar 0x000 del fPLL para solicitar PreSICE que recalibice el fPLL. la recalibración de fPLL se debe hacer cuando se seleccionan los comentarios internos.
c) Supervisar el bit 1 de la dirección 0x280 del fPLL y esperar a que el bit cambie a 0x0. Esto indica que se ha completado la recalibración.
d) Escriba 0x0 en bit [0] en la dirección 0x126 del fPLL. Esto hace que fPLL seleccione el modo de compensación de comentarios.
e) Supervisar la señal de bloqueo fPLL o el bit [0] de la dirección 0x280 del fPLL y esperar hasta que se bloquee el fPLL
Estos pasos también se abarcan en la sección Comentarios PLL y conexión de red de reloj en la Guía del usuario de PHY del transceptor Arria® 10.