Intel Stratix 10 FPGA modelos IBIS generados con estándar de E/S de salida DSSTL12, DPOD12, POD12 o SSTL12 y terminación de Rs con configuración de E/S con énfasis previo siempre muestra un comportamiento "ACTIVADO" previo, independientemente de la configuración de E/S.
Esto se debe a un error en la Intel® Quartus® software Prime Pro Edition versión 17.1.
Hay un parche disponible para solucionar este problema en el software Intel® Quartus® Prime Pro Edition versión 17.1. Descargue e instale el parche 0.25 en los siguientes enlaces: