¿Por qué son los errores de compilación en el ejemplo de diseño vhDL para Intel Agilex® 7 dispositivos EMIF IP cuando se utilizan los simuladores de Cadence NCSim* o Cadence Xcexpert*?

Debido a un problema en el software Intel® Quartus® Prime Pro Edition versión 21.2 y anteriores, es posible que vea errores similares a continuación al compilar el ejemplo de diseño vhdl para Intel Agilex® 7 dispositivos EMIF IP en la Cadence NCSim* o los simuladores de Cadence Xcexpert*.

ncelab: *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): la calbus_rdata_1 de puertos de módulos externos dentro del modo debe asociarse con el puerto/señal de la entidad/ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH de componente (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_ emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: línea 65, posición 66).

ncelab: *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): la calbus_seq_param_tbl_1 de puerto de módulo externo dentro del modo debe asociarse con el puerto/señal de la entidad/ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH de componente (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: línea 65, posición 66).

Este problema se ha solucionado a partir de la Intel® Quartus® software Prime Pro Edition v21.3.