ID del artículo: 000086752 Tipo de contenido: Información y documentación sobre productos Última revisión: 18/04/2023

¿Cómo se puede modificar el generador de tráfico de diseño de ejemplo de IP Intel Arria® 10 EMIF para un patrón de datos fijo?

Entorno

  • Software de diseño Intel® Quartus® Prime
  • Interfaces de memoria externa FPGA IP Intel® Arria® 10
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Al generar un diseño de ejemplo Intel® Arria® 10 EMIF, se implementa un generador de tráfico con un patrón de tráfico PRBS predefinida. Para obtener más depuración, puede ser útil utilizar un patrón de datos fijo.

    Resolución

    El patrón de datos PRBS predeterminado se implementa utilizando un LFSR (Linear Feedback Shifting Register), que se encuentra en el archivo altera_emif_avl_tg_lfsr_wrapper.sv. Comentar el código original y cambiarlo al patrón de datos que necesita (consulte el ejemplo siguiente).

    Generar
    genvar i;
    para (i = 0; i < NUM_LFSR; i)
    comenzar: lfsr_gen
    N.º de altera_emif_avl_tg_lfsr (
    // . ANCHO (LFSR_WIDTH),
    // . SEED (SEED * (3 1) i)
    ) lfsr_inst (
    .clk (clk),
    .reset_n (reset_n),
    .enable (habilitar),
    .data (lfsr_data[(i 1)*LFSR_WIDTH-1):(i*LFSR_WIDTH)])
    // );
    Final
    endlito

    always_ff @(1000 000 500 000 000 000 100 000 000 reset_n)
    Comenzar
    si (!reset_n) comience
    lfsr_data <= 256'H00000000FFFFFF0000000FFFFFFFF0000000FFFFFF000000FFFFFF000000FFFFFFFFFF;
    end else si (habilitar) comenzar
    lfsr_data <= ~lfsr_data;
    Final
    Final

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    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Arria® 10

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