Este error puede verse en el software Quartus® Prime Pro Edition durante la compilación de todo el diseño dirigido a dispositivos Agilex™ que contienen el diseño de IP FPGA interfaz flash serial genérica con conductos exportados. Esto se debe a que existe un conflicto de habilitación de salida (OE) en la colocación de los pines de diseño. El error puede duplicarse en diferentes asignaciones de pines si se detectan varios conflictos de OE.
En todos los dispositivos Agilex™, existe un requisito de colocación de pines debido al hecho de que el hardware OE se comparte entre los pines del grupo x4 DQ. Por lo tanto, si hay dos conductos que tienen sus propias señales OE respectivas, deben asignarse a diferentes pines del grupo DQ x4 para evitar conflictos de OE.
IP FPGA de interfaz flash serial genérica (visualizada en Technology Map Viewer)
| Señales OE | Conductos exportados |
|---|---|
| dedicated_interface:data_buf[0]~0 | qspi_pins_data[0] |
| dedicated_interface:data_buf[1] ~ 1 | qspi_pins_data[1] |
| dedicated_interface:data_buf[2] ~ 2 | qspi_pins_data[2] qspi_pins_data[3] |
| qspi_inf_inst:oe_reg | qspi_pins_dclk qspi_pins_ncs |
Para evitar este error, los conductos exportados con diferentes señales OE deben establecerse en un grupo DQ x4 diferente, mientras que los conductos exportados con una señal OE compartida deben establecerse dentro del mismo grupo DQ x4. En la siguiente tabla se muestran ejemplos de uso de un dispositivo Agilex™ (AGFB027):
| Colocación de pines de conductos exportados | x4 Grupo de DQ (AGFB027) | |
|---|---|---|
| qspi_pins_data[0] | W34 | DQ133 |
| qspi_pins_data[1] | J35 | DQ135 |
| qspi_pins_data[2] qspi_pins_data[3] | L38 W38 | DQ132 |
| qspi_pins_dclk qspi_pins_ncs | J39 C38 | DQ134 |
La información está disponible en la Guía del usuario de E/S de uso general de Agilex™ y en la Guía del usuario de LVDS SERDES y en Archivos de anclaje para FPGA.