ID del artículo: 000086483 Tipo de contenido: Mensajes de error Última revisión: 25/11/2024

Error(170079): No se puede colocar un nodo <dsp name=""> de tipo bloque DSP </dsp>

Entorno

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Es posible que veas este error si tu diseño contiene una instancia de DSP encadenada con más bloques de DSP de los que hay en una región de reloj de columna vertebral en tu dispositivo.

Los diseños como los filtros FIR personalizados conectan los bloques DSP con los autobuses de escaneo o de cadena. El número de bloques DSP que se pueden conectar con el escaneo o los buses de cadena es limitado.

El límite en el número de bloques DSP en una cadena varía según el dispositivo y se basa en el número de bloques DSP en una columna de una región de reloj espinal. Para determinar este límite, realice los pasos siguientes:

  • Ejecute la síntesis/análisis en su diseño
  • Abra Chip Planner y seleccione "Regiones de reloj espinal" en la pestaña Configuración de capas. Por ejemplo, el Arria® 10 10AX066 se divide en 30 regiones de reloj de columna vertebral como se muestra a continuación:

  • Acércate a una de las regiones del reloj de la columna vertebral. Cada región del reloj de la columna vertebral puede tener 1, 2 o 4 columnas DSP. El número de bloques DSP y columnas DSP varía en cada región del reloj espinal. Por ejemplo, vea la siguiente imagen de la región de reloj de columna vertebral 15 en Arria® 10 10AX066 con 4 columnas donde las 2 columnas más largas tienen 31 bloques DSP y las 2 columnas más cortas tienen 27 bloques DSP.

En el Arria® 10 10AX066, el número de bloques DSP por columna vertebral es el siguiente:

1 columna de 19 bloques DSP

40 columnas de 27 bloques DSP

8 columnas de 28 bloques DSP

8 columnas de 30 bloques DSP

4 columnas de 31 bloques DSP

Total de columnas: 61

Total de bloques DSP: 1687

Si su diseño requiere la instanciación de varias instancias DSP encadenadas, seleccione el número de bloques adecuadamente. 27 bloques DSP encadenados cabrán en casi todas las regiones del reloj de la columna vertebral del Arria® 10 10AX066.

El instalador seleccionará la mejor región de reloj de columna vertebral disponible para su diseño.

Resolución

Para evitar este error, asegúrese de que el número de bloques DSP de la cadena no supera el número de bloques DSP en una columna de región de reloj espinal.

Productos relacionados

Este artículo se aplica a 2 productos

FPGA de SoC y FPGA Intel® Arria® 10
FPGA de SoC y FPGA Intel® Stratix® 10

1

El contenido de esta página es una combinación de la traducción humana y automática del contenido original en inglés. Este contenido se ofrece únicamente para su comodidad como información general y no debe considerarse completa o precisa. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.