Debido a un problema en el software Intel® Quartus® Prime Pro Edition versión 17.1 de la actualización 1 y anteriores, es posible que vea este error interno durante la ubicación de un diseño de Intel® Stratix® 10 FPGA que contiene varios dominios de reloj.
El error interno podría producirse cuando un diseño contiene varios dominios de reloj asincrónico, que no se han declarada como asincrónicos en los archivos Synopsys Design Constraints (.sdc).
Para evitar este problema, asegúrese de que todos los dominios de reloj asincrónicos se declaran asincrónicos mediante el comando set_clock_groups .
Por ejemplo:
set_clock_groups -asynchronous -group [get_clocks ] -group [get_clocks ]
Está previsto que este problema se resuelva en un futuro lanzamiento del software Intel Quartus Prime Pro Edition.