Descripción
Si el controlador de memoria Intel® Arria® 10 FPGA Intel® FPGA IP tiene la interfaz MMR habilitada, es posible que observe que la señal de mmr_readdatavalid afirma ocasionalmente incluso cuando no se emiten comandos de lectura.
La mmr_readdatavalid despreoyendo el comando de lectura interna del controlador de memoria y podría causar que la interfaz de host Avalon® capture datos de lectura erróneos.
Resolución
La interfaz de host Avalon solo debe aceptar mmr_readdatavalid según los siguientes requisitos:
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mmr_readdatavalid devuelve un ciclo después de solicitar la lectura previa al registro MMR ecc1, ecc2, ecc3, ecc4.
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mmr_readdatavalid devuelve tres ciclos después de realizar la solicitud de lectura previa a todos los demás registros MMR que no sean ecc1, ecc2, ecc3, ecc4.
Ejemplo: La interfaz de host Avalon solo debe aceptar mmr_readdatavalid un ciclo de reloj después de enviar una solicitud de lectura para registrar ecc1 (con mmr_waitrequest señal baja).