ID del artículo: 000085885 Tipo de contenido: Resolución de problemas Última revisión: 12/01/2023

¿Por qué se demora un ciclo de reloj adicional para los datos fuera de mi RAM?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en el software Intel® Quartus® Prime Pro Edition versión 18.1, es posible que vea que los datos de su RAM se demoran debido a un ciclo de reloj. Este problema se produce cuando el tipo de bloque de RAM se establece en AUTO, el habilitar de reloj está conectado y la RAM se ha implementado como MLAB. Este problema solo afecta a Intel® Stratix® 10 dispositivos.

    Resolución

    Para evitar este problema, establezca el tipo de bloque de RAM en M20K o no conecte la habilitación de reloj.

    Este problema está programado para ser solucionado en un futuro lanzamiento del software Intel® Quartus® Prime Pro Edition.

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Stratix® 10

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