ID del artículo: 000085752 Tipo de contenido: Resolución de problemas Última revisión: 06/04/2023

¿Por qué los márgenes de sincronización son los mismos valores para todas las esquinas cuando se realiza la DDR de informe en el analizador de sincronización para Intel® Arria® 10 FPGA interfaces de memoria externa?

Entorno

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

La sincronización de E/S, que incluye dirección/comando, distribución de DQS, captura de lectura, escritura y nivelación de escritura, se calibra completamente sobre el proceso, el voltaje y la temperatura (PVT). Por lo tanto, los márgenes son los mismos en todos los modelos. El informe DDR en timing analyzer reporta los valores de peor caso en todas las esquinas para estas interfaces calibradas.

Resolución

N/A

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