Descripción
La baja eficiencia de lectura se debe a una de las configuraciones en el controlador DDR3 para el diseño de velocidad trimestral. Cuando la latencia de lectura sea mayor (p. ej., un número mayor de latencia de CAS), el controlador eliminará los comandos de lectura internos de la ejecución porque se alcanza el número máximo de comandos de lectura pendientes.
Resolución
La solución alternativa actual de este problema es cambiar el parámetro MAX_PENDING_RD_CMD de 16 a 32 en el archivo _c0.v de la siguiente manera:
De
MAX_PENDING_RD_CMD = 16
Para
MAX_PENDING_RD_CMD = 32
Este problema se ha solucionado a partir de la versión 13.1 del software Quartus® II.