Descripción
Podría recibir esta advertencia en el analizador de tiempo al implementar el controlador de alto desempeño DDR2 en dispositivos Cyclone® IV mediante el software Quartus® II versión 10.0 y anteriores y si su diseño se implementa en modo híbrido. Por ejemplo, los pines DQ a ambos lados y las E/S de la fila, y el "mem_clk" se coloca en las E/S laterales, la cadena de retraso para el pin de reloj se debe establecer en 1. Por lo tanto, ve esta advertencia crítica.
Resolución
Para eliminar esta advertencia crítica, añada la siguiente asignación al archivo QSF:
set_instance_assignment -name PAD_TO_CORE_DELAY 1 -to mem_clk[0]
Este problema se corrigió en la versión 10.1 del software Quartus® II.