Debido a que faltan archivos cifrados de la biblioteca Verilog, es posible que vea el siguiente mensaje de error al simular una versión VHDL de la función MegaCore® MAC de Ethernet de 10 Gb generada en la versión 13.0 del software Quartus® II mediante ModelSim®. Esto sucede solo con VHDL y no con Verilog cuando se tiene una licencia de un solo idioma de ModelSim.
# ** Error: Falla al obtener una licencia de simulación de Verilog. No se puede comprobar ninguna de estas características de licencia: msimhdlmix; qhsimqísi; o msimhdlsim# ** Error: (vsim-3039) ./.. AlteraTenGigMac.vhd(4743): error en la creación de instancias de 'altera_avalon_st_pipeline_stage'.
Hay un parche disponible para solucionar este problema en el software Quartus® II versión 13.0. Descargue e instale el parche 0.22 desde el enlace correspondiente a continuación:
- Descargue la versión 13.0 del parche 0.22 para Windows (.exe)
- Descargue la versión 13.0 parche 0.22 para Linux (.run)
- Descargue el Archivo de lectura del software Quartus II versión 13.0 0.22 (.txt)
Este problema se resolverá en una versión futura del software Quartus® II.