Descripción
Este mensaje de error de análisis y síntesis podría verse en el proyecto de ejemplo UniPHY cuando el Intel® FPGA IP UniPHY tiene esta combinación de configuraciones:
- Configuración de PHY: Cualquiera de las opciones del modo de uso compartido PLL/DLL/OCT configuradas para host o agente
- Diagnóstico: se ha seleccionado Habilitar el kit de herramientas de depuración de EMIF en el chip
El problema se debe a que el archivo core_debug.sv aparece dos veces en el archivo .qip de ejemplo de diseño.
Resolución
La solución alternativa es comentar uno de los archivos en el archivo de ejemplo de diseño .qip. Por ejemplo:
#set_global_assignment -library "_example" -name SYSTEMVERILOG_FILE [unir archivos $::quartus(qip_path) "_example/submodules/_example_if0_s0_software/core_debug.sv"]
Este problema se ha solucionado a partir de la versión 13.0 del software Quartus® II.